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【2h】

THE COARSE-GRAINED / FINE-GRAINED LOGIC INTERFACE IN FPGAS WITH EMBEDDED FLOATING-POINT ARITHMETIC UNITS

机译：带嵌入式浮点运算单元的FPGA中的粗粒/细粒逻辑接口

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作者
Chi Wai Yu; Julien Lamoureux; Steven J. E. Wilton; Philip H. W. Leong; Wayne Luk;
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年度 2009
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原文格式 PDF
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1. The Coarse-Grained/Fine-Grained Logic Interface in FPGAs with Embedded Floating-Point Arithmetic Units [J] . Chi WaiYu, JulienLamoureux, Steven J. E.Wilton, International journal of reconfigurable computing . 2008,第4期

机译：具有嵌入式浮点算术单元的FPGA中的粗粒度/精细粒度逻辑接口
2. Performance Analysis of Bit-Width Reduced Floating-Point Arithmetic Units in FPGAs: A Case Study of Neural Network-Based Face Detector [J] . Y. Lee, Y. Choi, M. Lee, EURASIP journal on embedded systems . 2009,第3期

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3. Performance Analysis of Bit-Width Reduced Floating-Point Arithmetic Units in FPGAs: A Case Study of Neural Network-Based Face Detector [J] . Yongsoon Lee, Younhee Choi, Seok-Bum Ko, EURASIP journal on embedded systems . 2009,第1期

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4. THE COARSE-GRAINED/FINE-GRAINED LOGIC INTERFACE IN FPGAS WITH EMBEDDED FLOATING-POINT ARITHMETIC UNITS [C] . Chi Wai Yu, Julien Lamoureux, Steven J. E. Wilton, Southern Conference on Programmable Logic . 2008

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5. Caffeinated FPGAs: FPGA Framework for Training and Inference of Convolutional Neural Networks With Reduced Precision Floating-Point Arithmetic [D] . DiCecco, Roberto. 2018

机译：含咖啡因的FPGA：用于训练和推理卷积神经网络的FPGA框架，具有降低的精度浮点算法
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7. Performance Analysis of Bit-Width Reduced Floating-Point Arithmetic Units in FPGAs: A Case Study of Neural Network-Based Face Detector [O] . 2009

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